SystemVerilog 断言 (SVA) 与 Xilinx Vivado 2020.1

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课程英文名：SystemVerilog Assertions (SVA) with Xilinx Vivado 2020.1

此视频教程共5.22GB，中英双语字幕，画质清晰无水印，源码附件全

课程地址：https://xueshu.fun/1490
演示地址：https://www.udemy.com/course/systemverilog-assertions-sva-with-xilinx-vivado-20201/

课程内容

你会学到什么

  • Xilinx Vivado Design Suite 2020 中 SystemVerilog 断言的使用
  • 根据 LRM 1800 2017 对 System Verilog 断言的见解
  • 布尔运算符、序列运算符和属性运算符的见解
  • 并发和立即断言的力量
  • 深入了解系统任务和采样边功能
  • 在并发断言中使用局部变量
  • 即时断言在数字系统中的应用
  • 并发断言在数字系统中的应用
  • 断言在FSM中的应用
  • 在 SystemVerilog TB 中使用断言

本课程包括：

  • 19小时点播视频
  • 67篇文章
  • 2个练习测试
  • 终身访问
  • 在手机和电视上访问
  • 作业

要求

  • 对Verilog的基本理解

描述

欢迎来到如今，在设计验证中结合断言是根据设计规范验证 RTL 行为的常见方法。独立于硬件验证语言（ HVL ）即。Verilog、SystemVerilog、UVM 用于执行 RTL 的验证，在验证代码中添加断言有助于快速跟踪错误。与基于 Verilog 的行为检查相比，使用 SV 断言的主要优势是复杂序列的简单实现，这会在基于 Verilog 的代码中消耗大量时间和精力。SystemVerilog 断言的运算符集有限，因此学习它们并不困难，但选择特定的运算符以满足设计规范需要多年的经验。在这个课程中，我们将通过一系列示例为选择正确的断言策略来验证 RTL 行为奠定基础。断言有三种形式，即。立即断言、延迟立即断言、最终延迟立即断言和并发断言。断言是负责验证设计行为的代码。设计的完整验证本质上包括时域和非时域的验证。SV Immediate 和 Deferred 断言允许我们在非时间区域验证设计的功能，并发断言​​允许我们在时间区域验证设计。和并发断言。断言是负责验证设计行为的代码。设计的完整验证本质上包括时域和非时域的验证。SV Immediate 和 Deferred 断言允许我们在非时间区域验证设计的功能，并发断言​​允许我们在时间区域验证设计。和并发断言。断言是负责验证设计行为的代码。设计的完整验证本质上包括时域和非时域的验证。SV Immediate 和 Deferred 断言允许我们在非时间区域验证设计的功能，并发断言​​允许我们在时间区域验证设计。

欢迎来到 SV 断言的迷人世界。本课程将讨论 Vivado 本身支持的 SV 断言构造的基础知识以及实现 Vivado 尚不支持的构造的替代方法。

本课程适合谁：

  • 任何有兴趣在 VLSI 或 RTL 验证领域从事职业的人